Exemples de projets

Intégration de composant nanoélectronique 3D

Les nouveaux concepts de dispositifs monoélectroniques qui sont par nature des composants à très faible énergie dissipée, sont tout-à-fait adaptés pour la conception de circuits  hybrides  qui  combineraient  les  performances  des  puces  CMOS  en  termes  de  rapidité  pour  les fonctions  logiques  et  les  performances  des  dispositifs  monoélectroniques.  

L’objectif  général  de  nos recherches consiste donc à proposer et réaliser des dispositifs nanoélectroniques ultra-basses consommation avec des procédés intégrables en 3D sur des puces CMOS.

Les nouvelles fonctionnalités étudiées concernent aussi bien des circuits logiques à base de transistors à un électron, que des circuits mémoires, des automates quantiques cellulaires ou encore des capteurs ultra-sensibles. La majorité des projets développés s’appuient sur l’intégration à basse température (<400°C) de dispositifs nanoélectroniques métalliques afin de rester compatible avec les procédés industriels des puces CMOS. Le choix des matériaux métalliques et isolants doit alors être envisagé en fonction des propriétés mécaniques et thermiques en plus des propriétés électroniques afin de respecter les étapes de packaging. 

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Fabrication de mémoire résistive complémentaire sur circuit CMOS

Face aux besoins actuels de capacité de stockage d’information, le développement d’une mémoire rapide, non volatile, fiable et de haute densité d’intégration devient une nécessité. Dans cette optique la technologie mémoire RRAM, Resistive Random Access Memory, se place en candidate idéale grâce à sa facilité de fabrication à faible coût et compatible back end of line (BEOL). Malgré tout, son application reste freinée par les sérieux problèmes de courants parasites qui apparaissent lors de l’agencement des RRAM en matrice mémoire haute densité.

La solution est alors d’adopter une architecture 1T/1R (association de n transistors pour n points mémoires) ou bien de remplacer une RRAM par une CRS Complementary Resistive Switching.

La première solution est à écarter car doublant quasiment la taille d’un point mémoire,  tandis  que  la  CRS  permet  l’incorporation  intrinsèque  d’une logique binaire pour chaque point mémoire sans en augmenter sa surface d’opération.  

Notre  innovation  est  de  proposer  la  conception,  réalisation  et caractérisation  de  dispositifs  CRS  de  dimensions  nanométriques et planaires par le procédé de fabrication versatile nano-damascène. Nous nous  affranchissons  alors  de  la  contrainte  d’une  limite  de  nombre  de couches  superposables  et  proposons  d’ores  et  déjà  une  approche d’architecture 3D pour connexion BEOL sur puce CMOS.

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Développement de capteur de gaz embarqué sur CMOS

Ce projet se concentre sur le développement de capteurs 3D intelligents à faible énergie combinant un transistor monoélectronique et des dispositifs CMOS. Il vise à démontrer la fabrication d'un système hétérogène sur puce basé sur la capacité d'intégrer des fonctions à ultra faible consommation d'énergie dans l'unité de fabrication finale (BEOL) d'une technologie CMOS avancée.

Le système sur puce profitera de la sensibilité de charge très élevé du transistor monoélectronique opérant à la température ambiante et au-dessus, l'utilisation de nanotubes de carbone pour augmenter la surface active de détection, ainsi que le traitement des données à haute vitesse en utilisant une technologie CMOS 32 nm. 

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Développement de procédés CMP innovants

Nos procédés de planarisation ont été développés sur une machine Alpsitec E460 qui est une machine de polissage mécano-chimique (CMP) conçue pour la R&D. Elle est équipée d’un portoir unique qui permet de travailler avec de petits échantillons dont la taille peut varier de moins de 1 cm2  à la dizaine de cm2.

À ce jour, le procédé a été adapté pour la fabrication de dispositifs nanoélectroniques comme des SETs, des capacités MIM planaires, des mémoires RRAM, des transistors de type TFETs, ou des mémoires à nanocristaux d’Indium.

Ceci implique l’utilisation d’une plus grande variété de matériaux et donc la maîtrise des procédés CMP pour chaque matériau, combinaison de matériaux, architectures de dispositifs, et "layout" de circuits. 

Voici un résumé des capacités acquises: 

  • Métaux : Ti, TiN, Cu, Ni, Pt, Cr, W, Al, Nb, Au
  • Isolants : SiO2, Si3N4, TiO2, HfO2, Al2O3, HSQ
  • Semi-conducteurs : Si, poly-Si, GaAs, Ge, GaN

En parallèle nous avons également travaillé sur des procédés de planarisation et polissage de Cu pour la réalisation de vias et TSVs (through silicon vias) pour l’intégration 3D, et des procédés d’amincissement de verre, Si, et saphir, ainsi que sur un procédé de polissage de diamant.

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Études des propriétés de transport dans des nanofils Si et InP

Dans des nanofils semiconducteurs de faible diamètre (< 400 nm), le dopage et la densité d'états de surface peuvent affecter drastiquement les propriétés électroniques et la dynamique de recombinaison des photoporteurs de charge. La caractérisation de ces propriétés revêt un grand intérêt pour leurs applications potentielles en nanoélectronique et en photovoltaïque.

Au sein du groupe, nous avons mis en place un montage de spectroscopie térahertz (THz) dans le domaine temporel qui permet d'effectuer des mesures, sans contact, de l'absorption infrarouge des nanofils, dans la gamme allant de 0,1 à 3 THz.

À l'aide d'un modèle simple de la fonction de transmission des impulsions THz à travers un milieu effectif constitué d'un réseau dense de nanofils sur substrat transparent, il est possible d'extraire les propriétés électroniques des nanofils. L'ajout d'un faisceau pompe optique et d'une ligne à délai supplémentaire permet d'effectuer des mesures de photoconductivité résolue en temps, utiles pour la détermination de la durée de vie des photoporteurs. 

La croissance des nanofils est effectuée en France au sein du Laboratoire des Technologies de la Microélectronique (LTM) et de l'Institut des Nanotechnologies de Lyon (INL). Les mesures électro-optiques sur les nanofils de silicium (crus au LTM) et d'InP (crus à l'INL) sont faites au LN2, dans le laboratoire de Pr. Morris.

Dans ce projet, on cherche à mieux quantifier l'influence  des  divers  paramètres  expérimentaux (diamètre et dopage des nanofils, couche d'encapsulation, température du substrat) sur le transport électronique et la dynamique de recombinaison des photoporteurs dans ces nanofils.

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Intégration de mémoire résistive planaire sur puces CMOS à base de nanocristaux d’In2O3

L’objectif du projet est la fabrication et la caractérisation électrique et structurale de cellules mémoires résistives (RRAM) innovantes de type planaire dans lesquelles des nanocristaux (NCs) d’oxyde d’Indium (In2O3) seront introduits pour la première fois comme relais de conduction dans l'oxyde de switch.

En effet, il a été montré que la présence de nanocristaux dans l’oxyde augmente significativement le rapport Ron/Roff ce qui est idéal pour la fabrication de réseaux passifs à très basse consommation. Les propriétés de rétention et d’endurance sont également améliorées.

Les premières structures de démonstration avec des électrodes Ti ont été fabriquées en 2014 et ont été implantées Indium au CEMES pour la fabrication localisée des nanocristaux In2O3.

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Technologie métal-oxyde-semiconducteur (MOS) à base de matériau III-V

Le grand besoin dans le marché des semi-conducteurs de composants performants offre une grande opportunité aux matériaux III-V. En effet, les propriétés singulières de ces matériaux, notamment leurs moyennes/larges bandes interdites et leurs fortes mobilités électroniques, les distinguent des autres filières conventionnelles telles que le Si ou le Ge.

En particulier, l’InGaAs qui présente une très forte mobilité électronique de l’ordre de 104 cm2V-1s-1, est un candidat très intéressant pour les applications d’hyperfréquence. Ces performances, inégalées sur le plan théorique, sont limitées expérimentalement par plusieurs facteurs tels que la non-maturité de la technologie III-V, la difficulté d’élaboration de couches épitaxiales avec une faible densité de défauts et la mauvaise qualité de l’interface isolant/InGaAs.

En effet, à cause de la nature complexe de ce matériau et de la mauvaise qualité de son oxyde natif, il est difficile de réaliser une interface isolant/InGaAs avec une faible densité d’états de surface (Dit). Cette forte Dit détériore considérablement les performances des dispositifs à base de ces matériaux et peut induire l’ancrage du niveau de Fermi (EF) qui nuit fortement au fonctionnement du composant. 

Le but principal de ce projet est l’élaboration et l’optimisation de procédés de passivation de la surface de 

l’InGaAs afin de neutraliser ou minimiser les effets parasite présents au niveau de l’interface diélectrique/semi-conducteur.  Ceci permettra de lever l’un des verrous majeurs de la technologie MOS sur ce matériau et d’améliorer les performances des dispositifs micro-  et opto-électroniques.  

Le but ultime de ce projet est la réalisation de transistors MOS-HEMT et MOS-FET nanométriques à haute fréquence de coupure et à haut rendement énergétique.

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